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一个fpga中pll的问题
一个fpga中pll的问题
2025-05-17 03:00:58
推荐回答（1个）
回答1：
时钟都要从专用时钟管脚输入，不要用普通IO口，否则时序报警。而且在调用像PLL核时，更加要求从专用管脚输入。
如果不是，像一般的设计（比较低速点的），可以从IO口输入，这种是对时序要求不高的情况。
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