如果a是输入，out为输出，那么可以这么写always@(posedgeclk)begincase(a)1'b0:out<=1'b1;1'b1:out<=1'b0;end实现一个反相器
emacs只是一个verilog的编辑器。你要编译的话可以使用芯片供应商的软件QII ISE ISPLEVEL或者仿真软件MODELSIM VERILOG XL ACTIVE HDL VCS等
