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用verilog写的程序，有两个模块，输出都连接到一个ram的输入端。这样会不会综合过不去，报多源呢
用verilog写的程序，有两个模块，输出都连接到一个ram的输入端。这样会不会综合过不去，报多源呢
2025-05-15 13:21:21
推荐回答（1个）
回答1：
直连肯定不行，需要自己写仲裁模块
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