如果第二块FPGA的时钟是全局时钟信号,是不建议这么用的,因为普通管脚的驱动能力和延时都比时钟管脚差很多。一定要用的话就直接接进去好了,但是负载很大的情况下时钟延时会很厉害。
在多时钟系统里就需要用到多个时钟引脚啊!所谓的时钟引脚其实就是一个输入驱动器,因为时钟需要驱动的电路多,负载大,又需要延时小,所以需要大的驱动能力。芯片提供的几个全局时钟引脚没有区别,可以随便选择用,方便pcb走线就可以了。
直接用就好了,可能没有专门的时钟输入管脚到各个寄存器的速度快,但是如果要求不高的话没问题。
需要使用PLL的话,一定要将时钟接到专用的时钟管脚上