ardublock怎样进行添加自己的模块

#includetemplatevoidinsertion_sort(biIterbegin,biIterend){typedeftypenamestd::iterator_traits::value_typevalue_type;biIterbond=begin;std::advance(bond,1);for(;bond!=end;std::advance(bond,1)){value_typekey=*bond;biIterins=bond;biIterpre=ins;std::advance(pre,-1);while(ins!=begin&&*pre>key){*ins=*pre;std::advance(ins,-1);std::advance(pre,-1);}*ins=key;}}

在模块中，源管脚（inputorinout）到目的管脚（outputorinout）之间的延迟叫做模块路径延迟（modulepathdelay）。在verilog中，路径延迟用关键字specify和endspecify表示。在这两个关键字之间的部分构成一个specify块。